IGBT(絕緣柵雙晶體管)同時具有單器件和雙器件的優(yōu)點，驅(qū)動電路簡單，電路功耗和成本低，通態(tài)壓降低，器件自身損耗小，在幾十千赫壓中大電流器件中處于壟斷地位，促進電力電子頻時代的到來。在IGBT制造工藝過程中，擴散是在光刻掩膜開窗口后進行，p-n結(jié)中間近似于平面結(jié)，而在邊角處，在Si-SiO₂的界面附近，由于氧化層中帶正電荷會吸引電子在Si表面集中導致Si表面N型區(qū)表面濃度升，進而導致耗盡層在表面處相比于變窄，p-n結(jié)發(fā)生彎曲，電場強度比體內(nèi)，發(fā)生擊穿，使得器件實際擊穿電壓只有情況的1～3。而且平面工藝使表面產(chǎn)生的缺陷和離子沾污降低了表面區(qū)域的臨界擊穿電場，因此必須采取的終端對表面電場進行優(yōu)化，以達到提表面擊穿電壓的目的。已開發(fā)的終端結(jié)構(gòu)有電場環(huán)(FLR )、場板、結(jié)終端擴展等，這些結(jié)構(gòu)實際上起到將主結(jié)耗盡區(qū)向外展的作用，zui終提擊穿電壓。其中場板結(jié)構(gòu)因其可以采用常規(guī)工藝實現(xiàn)、終端面積小及對界面電荷不是很敏感等優(yōu)點，是一種常被采用的結(jié)構(gòu)。但是如果結(jié)構(gòu)設計不合理，在場板邊緣形成過的表面電場從而發(fā)生擊穿。
  文中基于現(xiàn)有工藝平臺提出一個IGBT多場板終端結(jié)構(gòu)，該結(jié)構(gòu)終端面積小，對界面電荷不敏感，可使場板下硅表面電場均勻分布，并從工藝上做了改進，降低對工藝的要求。將此終端用在1200V NPT Planer IGBT結(jié)構(gòu)上進行流片驗證,擊穿電壓可達1300V以上。
 
  1.場板終端結(jié)構(gòu)設計
  1.1 簡單場板結(jié)構(gòu)
  簡單的場板結(jié)構(gòu)見圖1，由結(jié)接觸的金屬層延伸過P+N結(jié)覆蓋在氧化層上形成。在場板的下方會形成耗盡層，一直延伸到場板結(jié)束的邊沿，場板下耗盡層可以把主結(jié)彎曲處的電場分散到場板處，減少主結(jié)彎曲處的電場集中。
  在場板結(jié)構(gòu)中，場板在氧化層上的覆蓋長度L_FP對擊穿電壓比較敏感。L. E. Clark等在實驗中得出: 當場板覆蓋較小時，擊穿電壓隨場板長度的增加而增加，但是當增加到倍數(shù)時不再明顯增加。

圖1 場板結(jié)構(gòu)及特

 
　在場板除邊緣地方外，在氧化層電荷為0，平帶電壓可以忽略的情況下，氧化層電場類似于MOS電容，終端擊穿電壓是硅表面耐壓和氧化層耐壓之和，見公式(1)。在公式(1)中，前一個加數(shù)是硅表面的耐壓，主要取決于襯底濃度N_B；后一個加數(shù)是氧化層耐壓；€_Si、€_ox分別是硅和氧化層的介電常數(shù)；E_C，PP是硅的臨界擊穿場強；to_x是氧化層厚度，氧化層厚度增加，氧化層耐壓增大，進而提整個終端結(jié)構(gòu)的耐壓。

  在場板的邊緣部分，一維分析不再適用，Con-ti等人的二維仿真結(jié)果表明場板邊緣的電場分布相當于一個柱面結(jié)，電場在此處集中。柱面結(jié)結(jié)深取決于硅和氧化層介電常數(shù)比和氧化層的厚度,見公式(2)，可見氧化層越厚，曲率半徑越大，越分散電場強度。但是他們同時也指出在靠近主結(jié)的部分氧化層越薄越有利于降低主結(jié)的電場。

  根據(jù)上述分析，若要得到場板下硅表面電場的平坦分布，場板結(jié)構(gòu)應采用氧化層厚度由主結(jié)向外逐漸變厚的斜坡形，這個說法Grandi也曾提到過。但是簡單場板的氧化層厚度是均勻的，無法均衡場板下的表面電場分布，如果厚度過薄會在場板邊緣形成電場集中，如果厚度過厚會在主結(jié)處形成電場集中。
 
  1.2 多場板結(jié)構(gòu)
  因為斜坡形場板結(jié)構(gòu)在工藝上不實現(xiàn)，一般采用階梯型多場板結(jié)構(gòu)。在多場板結(jié)構(gòu)中zui薄弱的是多場板的邊緣處，每場板的邊緣處都相當于一個柱面結(jié)，比較形成電場集中。在實際的仿真過程中發(fā)現(xiàn)在每場板邊緣下方均有表面電場，Wolfgang[提出通過合理設計各場板的長度和厚度可以適當減低表面電場的。由于實際工藝的有些優(yōu)化的結(jié)構(gòu)現(xiàn)階段的工藝未必能實現(xiàn)，除此之外還要考慮終端效率。文中即是基于現(xiàn)有工藝平臺設計的一個多場板終端結(jié)構(gòu)[圖2(a)]，每場板的厚度現(xiàn)有工藝平臺都可實現(xiàn)，然后根據(jù)厚度設計每場板的度。仿真結(jié)果顯示，在*個臺階邊緣下方表面電場強度zui300kV/cm，見圖3中實線，達到了硅的臨界擊穿電場強度，電場zui先在這個地方擊穿。為了解決這個問題，采取犧牲有源區(qū)zui外圍元胞，在有源區(qū)zui外圍元胞和多場板之間加一個P-Ring環(huán)[圖2(b)]，通過合理設計P-Ring位置和結(jié)深，可使*個臺階邊緣下方的表面電場強度降低(圖3中的虛線)，分析認為添加了P-Ring環(huán)使得*個臺階處的耗盡層曲率半徑變大,減弱了電場的集中。

圖2 多場板終端結(jié)構(gòu)	圖3 多場板下硅表面電場分布

 
  提取工作電壓(1200V)下的電流線分布[圖4(a)]及擊穿電壓下的電流線分布[圖4(b)]可以看
到，在工作電壓下，電流線分布比較均勻，擊穿電壓下，電流線在第四個臺階電結(jié)束的地方集中，說明IGBT會在此處擊穿。
  從截取的電勢分布圖(圖5)可以看出，多場板主要靠第四臺階氧化層耐壓，增加第四臺階氧化層厚度，IGBT耐壓值確有提，見表1，考慮到現(xiàn)階段工藝的可行及材料的表面應力，其厚度不宜繼續(xù)增加。

圖4 多場板終端結(jié)構(gòu)電流分布	圖5 多場板終端結(jié)構(gòu)表面電勢分布

 
  選用多場板終端結(jié)構(gòu)第四臺階氧化層厚度為7.8 μm的結(jié)構(gòu)進行界面電荷的仿真拉偏，當界面電荷由Qs= 5e¹⁰cm^-2變到Qs= 5e¹¹cm^-2時，擊穿電壓降低15V，對界面電荷不敏感，見表2。

表1 不同厚度氧化層耐壓比較

表2 界面電荷密度對擊穿電壓的影響

 
  1.3 多場板結(jié)構(gòu)的工藝實現(xiàn)
  多場板終端工藝結(jié)合IGBT元胞工藝同時進行，大體流程如下: 硅片清洗→P-Ring光刻、注入→場氧生長、刻蝕→多晶生長、刻蝕、P阱注入、NSD注入→USG、BPSG、SiOxNy生長、厚氧層生長和刻蝕→孔刻蝕→金屬刻蝕→鈍化刻蝕。
  值得一提的是，多場板結(jié)構(gòu)中第四臺階氧化層厚度在腐蝕工藝過程中不，如果不當會影響器件耐壓。文中解決方法是在淀積第四臺階氧化層之前先淀積一薄層SiOxNy層，工藝上SiOxNy層可以作為腐蝕阻擋層，降低對工藝的要求，操作簡單；其次由于SiOxNy具有良好的致密，有較強的阻止外部雜質(zhì)離子侵入的能力，可以提器件的穩(wěn)定，。
 
  2. 流片驗證
  將此終端應用在1200V NPT Planer IGBT結(jié)構(gòu)上進行流片驗證，根據(jù)仿真結(jié)果，多場板終端第四臺階氧化層厚度確定為7.3μm、7.8μm 兩種方案，每種方案封裝180只單管進行測試，流片結(jié)果(圖6)顯示這兩種方案擊穿電壓均在1300V以上。其中第四臺階氧化層厚度為7.8 μm 的方案，擊穿電壓在1370V附近；第四臺階氧化層厚度為7.3μm的方案，擊穿電壓在1320V附近。得出的趨勢和仿真值是一致的，但是實際流片數(shù)據(jù)均比器件仿真值約60V，考慮到仿真設置的工藝參數(shù)和實際工藝參數(shù)之間有誤差，這個差異是可以理解的。

圖6 含多場板終端結(jié)構(gòu)NPT Planer IGBT流片擊穿電壓

 
  3. 結(jié)論
  基于現(xiàn)有工藝平臺提出一個IGBT多場板終端結(jié)構(gòu)，在有源區(qū)zui外圍元胞和場板之間加一個P-Ring環(huán)，可以降低*場板邊緣下的電場強度,使場板下硅表面電場平坦分布。改變第四場板氧化層厚度，可以調(diào)整IGBT擊穿電壓值。從工藝上做了改進，在淀積第四臺階氧化層之前先淀積一薄層SiOxNy薄膜作為腐蝕阻擋層，可降低對工藝的要求，同時提器件。多場板終端結(jié)構(gòu)可以阻止器件表面電荷進入硅表面改變硅表面電勢，提器件的穩(wěn)定和。將此終端用在1200V NPT Planer IGBT結(jié)構(gòu)上進行流片驗證，擊穿電壓可達1300V以上。